，據(jù) ETNews，三星電子代工部門首席技術(shù)官 Jung Ki-tae Jung 在最近舉辦的論壇上宣布“我們計劃在 2027 年將 BSPDN 應(yīng)用于 1.4 nm 工藝”。

背部供電技術(shù)是一項應(yīng)用于先進半導(dǎo)體的創(chuàng)新技術(shù)，旨在更好地挖掘晶圓背面空間的潛力，但至今仍未在全球范圍內(nèi)實施。這也是三星電子首次披露其 BSPDN開發(fā)進程。

雖然目前半導(dǎo)體行業(yè)已不再使用柵極長度和金屬半節(jié)距來為技術(shù)節(jié)點進行系統(tǒng)命名，但毫無疑問目前的工藝技術(shù)也是數(shù)字越小越先進。

隨著半導(dǎo)體工藝微縮路線不斷地向前發(fā)展，集成電路內(nèi)電路與電路間的距離也不斷縮窄，從而對彼此產(chǎn)生干擾，而 BSPDN 技術(shù)則可以克服這一限制，這是因為我們可以利用晶圓背面來構(gòu)建供電路線，以分隔電路和電源空間。

不僅是三星電子，臺積電和英特爾等廠商也在積極尋求技術(shù)突破，而且目前日本東京電子和奧地利 EV Group(EVG)正在提供 BSPDN 實施設(shè)備。

目前來看，英特爾的背面供電技術(shù)名為 PowerVia，旨在降低功耗、提升效率和性能，而接下來的 Intel 20A 將是英特爾首個采用 PowerVia 技術(shù)及 RibbonFET 全環(huán)繞柵極晶體管的節(jié)點，預(yù)計將于 2024 年上半年準備就緒，并將應(yīng)用于未來量產(chǎn)的 ArrowLake 平臺，目前正在晶圓廠啟動步進(First Stepping)。

除此之外，臺積電也計劃在 2nm 以下工藝中應(yīng)用類似技術(shù)，目標預(yù)計在 2026 年之前實現(xiàn)。

三星電子 BSPDN 技術(shù)目標是在 2027 年應(yīng)用于 1.4nm 工藝，但根據(jù)市場需求可能會延后。

三星電子相關(guān)人士表示:“采用背面供電技術(shù)的半導(dǎo)體的量產(chǎn)時間可能會根據(jù)客戶的日程安排而改變?！比请娮幽繕耸窃?2025 年量產(chǎn) 2nm 工藝，先于 1.4nm 工藝。據(jù)稱，三星目前正在對背面供電技術(shù)的應(yīng)用進行客戶需求調(diào)查。

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